本發明涉及一種用于處理絕緣體上半導體型結構的工藝,該絕緣體上半導體型結構依次包括支撐襯底(1)、介電層(2)和具有小于或等于100nm的厚度的半導體層(3),所述半導體層(3)被犧牲氧化物層(4)覆蓋,其特征在于該工藝包括以下步驟:在分布在所述結構的表面上的多個點處測量所述犧牲氧化物層(4)和所述半導體層(3)的厚度,以根據所述測量生成所述半導體層(3)的厚度的繪圖并確定所述半導體層(3)的平均厚度,選擇性刻蝕所述犧牲氧化物層(4)以暴露所述半導體層(3),以及對所述半導體層(3)執行化學刻蝕,根據所述半導體層(3)的平均厚度的所述繪圖來調整所述化學刻蝕的施加、溫度和/或持續時間條件,從而在所述測量步驟結束時將所述半導體層(3)至少局部地減薄被識別為高出的厚度的厚度。
聲明:
“用于處理絕緣體上半導體結構以提高半導體層厚度均勻度的工藝” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業用途,請聯系該技術所有人。
我是此專利(論文)的發明人(作者)