本發明揭示了一種集成電路的可靠性分析測試結構,該測試結構包括:襯底,包含有源區和隔離區,具有一柵極、通孔和一互連線的n級待測結構,測試電壓端以及電介質,所述通孔位于所述隔離區上。本發明還揭示了該測試結構的測試方法,包括:根據所述的測試結構實際形成待測試結構;對所述待測結構施加電壓使所述待測結構失效,所述測試電壓端接入測試電壓,所述有源區和每一級的所述節點均接地,直到所述待測結構失效;測試所述待測結構的失效位置,所述測試電壓端接入工作電壓,分別使所述有源區和每一級的所述節點接地。本發明的測試結構能準確評估有源區上的通孔與相鄰柵極之間電介質的可靠性。
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