本發明公開了一種封裝芯片背面失效定點的方法,包含:第1步,針對封裝樣品進行背面研磨,直至暴露出芯片背面,以及暴露出包裹在封裝體內的引線;第2步,對樣品表面進行清理及固定;第3步,采用打線機,在芯片引線和封裝基座之間引線實現互聯;第4步,對封裝基座引線施加電學信號,激發漏電路徑,采用傳統的失效定點設備進行失效定點。本發明適用于各種封裝形式和封裝大小,對研磨的可控范圍大,能夠有效地對失效樣品進行失效分析前的樣品制備,對樣品分析發揮有效作用。
聲明:
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